Μετάβαση στην αρχική σελίδα
  • Είσοδος
  1. Αρχική Σελίδα
  2. ΨΗΦΙΑΚΗ ΣΧΕΔΙΑΣΗ
  3. Έγγραφα

ΨΗΦΙΑΚΗ ΣΧΕΔΙΑΣΗ

Έγγραφα

Επάνω
Αρχικός κατάλογος » 2. Διαλέξεις Εργαστηρίου  
ΤύποςAρχείο ΚάτωΜέγεθοςΗμερομηνία
Intro 2.91 MB24/9/25
Lab 01: Multisim Circuit Simulation and Basic Gates 2.73 MB30/9/25
Lab 01: Multisim installation 1.87 MB30/9/25
Lab 02: Truth Tables and Basic Logic Gates 1.2 MB8/10/25
Lab 02: Verilog (Μέρος 1) 2.12 MB8/10/25
Lab 02: Verilog Icarus 2.02 MB8/10/25
Lab 03: Logic Gates Explored and Boolean Algebra 2.22 MB15/10/25
Lab 03: Verilog (Μέρος 2) 2.15 MB15/10/25
Lab 04: Icarus Verilog & GTKWave 1.67 MB22/10/25
Lab 04: Karnaugh Maps 1.13 MB22/10/25
Lab 04: Verilog (Μέρος 3) 2.4 MB27/10/25
Lab 05: Binary Conversion and Adders 1.75 MB29/10/25
Lab 05: Visual Studio Code 1.19 MB27/10/25
Lab 06: Encoders and Decoders 1.16 MB5/11/25
Lab 07: Multiplexers and Demultiplexers 989.13 KB5/11/25
Lab 08: Latches and Sequential Logic Circuits 1.54 MB19/11/25
Lab 08: Verilog (Μέρος 4) 1.69 MB26/11/25
Lab 09: Flip-Flops 1.41 MB26/11/25
Lab 10: Sequential Circuits - FSM 5.62 MB3/12/25
Μετάβαση στην αρχική σελίδα

Επιλογές Μαθήματος

Ανακοινώσεις Ασκήσεις Έγγραφα Εργασίες Ημερολόγιο Μηνύματα Παρουσιολόγιο Συζητήσεις Σύνδεσμοι Τοίχος
Open eClass © 2003-2025 — Όροι Χρήσης— Πολιτική Απορρήτου