Μετάβαση στην αρχική σελίδα
  • Είσοδος
  1. Αρχική Σελίδα
  2. ΨΗΦΙΑΚΗ ΣΧΕΔΙΑΣΗ
  3. Έγγραφα

ΨΗΦΙΑΚΗ ΣΧΕΔΙΑΣΗ

Έγγραφα

Επάνω
Αρχικός κατάλογος » 2. Διαλέξεις Εργαστηρίου  
ΤύποςAρχείο ΚάτωΜέγεθοςΗμερομηνία
Intro 2.34 MB25/9/24
Lab 01: Multisim Circuit Simulation and Basic Gates 2.7 MB23/9/24
Lab 01: Multisim installation 1.88 MB23/9/24
Lab 02: Truth Tables and Basic Logic Gates 1.18 MB23/9/24
Lab 02: Verilog (Μέρος 1) 2.08 MB23/9/24
Lab 02: Verilog Icarus 2.4 MB9/10/24
Lab 03: Logic Gates Explored and Boolean Algebra 2.22 MB25/10/24
Lab 03: Verilog (Μέρος 2) 2.03 MB14/10/24
Lab 04: Icarus Verilog & GTKWave 1.67 MB23/9/24
Lab 04: Karnaugh Maps 1.13 MB23/10/24
Lab 04: Verilog (Μέρος 3) 2.37 MB23/9/24
Lab 05: Binary Conversion and Adders 1.72 MB29/10/24
Lab 05: Visual Studio Code 1.19 MB29/10/24
Lab 06: Encoders and Decoders 1.13 MB23/9/24
Lab 07: Multiplexers and Demultiplexers 980.89 KB23/9/24
Lab 08: Latches and Sequential Logic Circuits 2.33 MB19/11/24
Lab 08: Verilog (Μέρος 4) 1.69 MB25/11/24
Lab 09: Flip-Flops 1.35 MB18/11/24
Lab 10: Sequential Circuits - FSM 5.62 MB11/12/24
Lab 10: Verilog (Μέρος 5 - FSM) 1.39 MB25/11/24
Μετάβαση στην αρχική σελίδα

Επιλογές Μαθήματος

Ανακοινώσεις Ασκήσεις Έγγραφα Εργασίες Ημερολόγιο Μηνύματα Παρουσιολόγιο Συζητήσεις Σύνδεσμοι Τοίχος
Open eClass © 2003-2025 — Όροι Χρήσης— Πολιτική Απορρήτου